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0北京电视台《北京时刻》专访田丰 （2026年5月30日）
Q1. 田院，过去50年，人类科技建立在“摩尔定律”之上，像时钟一样精准。但最近这几年，大家都在喊“摩尔定律死了”。华为在这个时间点抛出“韬定律”，是不是相当于给半导体产业发了一张“新身份证”？
是一把新尺子，而且是在旧尺子失效之后补发的。
1）摩尔定律从来有两条腿，现在断了一条
戈登·摩尔在1965年的论文里，核心表述是"最低成本下的晶体管密度"——密度翻倍的同时成本要下降。前半条密度翻倍，勉强维持到今天。后半条成本下降，在2011年的28nm节点就停止了，谷歌工程师Milind Shah在IEDM 2023大会上明确印证：晶体管成本缩放在28nm之后一代不如一代。华为论文直接引用了这个现实：2nm节点的单颗芯片设计成本已超过10亿美元。摩尔定律不是慢慢变老，是关键器官先行停止工作了。
2）韬定律的身份证意义，在于重新定义"什么叫进步"
论文的核心命题不是"我有新工艺"，而是"我换了评价坐标系"。何庭波在论文中写道：过去每一代制程交付的本质，是时间的压缩——皮秒（10⁻¹² 秒）、纳秒（10⁻⁹ 秒）、微秒（10⁻⁶ 秒）、毫秒（10⁻³ 秒）各自压缩。几何缩微不过是压缩时间的一种工具，而非目的本身。将τ定义为从晶体管到数据中心全栈十二个数量级的统一优化目标，是一次度量哲学的根本切换。黄仁勋在GTC上说"扩展定律转向"，但他没有给出新的度量语言；韬定律填的正是这个空白。
3）时机是这张"身份证"最有价值的信息
摩尔定律诞生于英特尔需要一个行业共同语言的时刻；韬定律诞生于华为被迫脱离原有节点轨道的时刻。两者都是由压力驱动的范式声明，不是纯粹的学术探索。区别在于：摩尔1965年提出预测时更多是外推，彼时半导体产业的跑道才刚刚展开；何庭波2026年提出τ定律时，手里有381款量产芯片的六年实测数据。在科学方法论上，后者的基础更扎实。
Q2. 田院，您提到了“时间常数τ”。我看到很多资料里反复提到一个核心技术叫“逻辑折叠”。这听起来像是把芯片像折纸一样折叠起来？
是把芯片的"内部高速公路"（电路）从平面改建成立交桥，而且在设计图纸阶段就画好了立交。
1）折叠的对象是"关键路径"，而不是整颗芯片
平面芯片里，逻辑门之间的信号必须沿金属导线在同一层平面上绕远路传输，导线越长信号越慢（RC延迟）。逻辑折叠做的事是：把关键路径上的逻辑门，分布到垂直方向上两层有源硅片上，通过混合键合连接。信号从"绕圈"变成"走楼梯"，路程大幅缩短。论文麒麟2026实测数据：折叠后一颗典型处理器核心导线长度减少约30%，时钟偏差减少25%，时钟缓冲器数量减少超过50%。
2）逻辑折叠与3D堆叠的本质差异，是"设计时集成"和"完成后组装"的区别
论文中有一个关键细节：逻辑折叠要求混合键合间距低于2μm（麒麟2026已做到1.5μm），且两层之间的"齿轮比"趋近1:1——即两层之间的互连密度与单层内部的金属布线密度几乎相同。从电路设计角度看，两层合为一个连续的设计空间，而不是两颗芯片的拼接。3D堆叠是把已完成设计的芯片垂直组装；逻辑折叠是在设计阶段就把三维空间纳入优化变量。后者是封装工艺问题，前者是设计方法论革命。
3）论文明确标注"保守应用"——真正的能力上限远未释放
麒麟2026的逻辑折叠是选择性部署在关键路径，TSV只下探到顶层金属。论文预测，当TSV下探至M6（释放30%以上高层布线资源）、间距进一步收窄时，晶体管密度将从当前238 MTr/mm²迈向2031年的~400 MTr/mm²（等效1.4nm水平）。论文频率路线图：2026年麒麟2026已出硅3.1GHz，2027年预计3.39GHz，2028年3.71GHz，2029年目标4GHz。今年秋季发布的新麒麟是逻辑折叠第一次完整商用，但依然是"低档起步"，不是全力输出。
Q3. 田院，我注意到一个非常有底气的数字：华为披露过去6年基于这个理念已经量产了381款芯片。这个数字在行业内是什么水平？
是一个证明了"批量工程能力"而非单点突破的工业级成就，其含金量在设计广度，而非单颗旗舰。
1）381款的含金量不在总数，在覆盖的场景宽度
论文明确说明：这381款芯片覆盖了移动SoC、AI加速器、汽车、工业和基础设施市场。这意味着τ缩放方法论在不同功率包络、不同延迟要求、不同可靠性标准下都通过了量产验证。行业通常的做法是：一个新设计方法论在旗舰芯片上试验2-3年后，才向其他产品线推广。华为用6年时间同步在全产品线验证，这是规模化工程实践而非旗舰演示。张汝京曾强调，半导体的竞争核心是"能持续量产"而非"能做出样品"——381款正是持续量产能力的证据。
2）从频率爬升曲线看量产质量，斜率变化比总数更说明问题
论文给出的纵向数据：
2023年麒麟9000s平面工艺2.6GHz；
2024年麒麟9020为2.65GHz；
2025年麒麟9030 Pro为2.75GHz——平面工艺三年合计爬升0.15GHz。
2026年麒麟2026引入逻辑折叠后跳升至3.1GHz——一代跃升0.35GHz，且在固定制程节点下实现。频率曲线的斜率突变，是"方法论有效"最直接的工程语言，任何文字描述都比不上这张表格。
3）381款芯片背后是完整生产生态，这才是真正的护城河
论文专门在第3节披露了量产参数要求：混合键合间距1.5μm，TSV CD和KOZ低于1.5μm，间距低于6μm，目标良率~100%（通过智能冗余实现），失效率低于100 ppm。这套能力体系——EDA工具链、封装工艺、测试体系、多晶圆工艺偏差管理——不是一颗旗舰芯片能验证的，需要几百款量产芯片的持续打磨才能建立。381这个数字，是生态能力的厚度，不是产品数量的堆砌。
Q4. 这是否意味着，我们一直担心的“制程封锁”被部分破解了？
是在现有制程约束下开辟了第二条性能提升路径，它绕开的是封锁的具体手段，而不是消除制程差距本身。
1）封锁的逻辑从"断供纳米数决定一切"转变为"性能还有第二条路"
美国出口管制的核心逻辑是：最先进制程（需要EUV）决定最高性能，禁止EUV出口等于锁死中国的性能天花板。韬定律的工程验证告诉市场：在固定制程节点下，通过逻辑折叠可以获得一代制程跃升的等量性能收益。论文原文明确表述："麒麟2026晶体管密度从155到238 MTr/mm²的跃升，按照传统几何缩微通常需要3年时间。"封锁手段依然在，但其效果的单位时间内的衰减速度加快了。
2）"部分破解"需要被精确量化，不能模糊表述
论文频率数据给出了明确定位：苹果A19 Pro（4.26GHz）仍领先于华为2029年路线图目标（4GHz），且苹果彼时将在更先进制程上叠加同类系统优化方法。5nm及以下制程的成本缩放已经放缓甚至反转，EUV光刻机的极端成本使竞争门槛急剧提高——这一现实既是华为面临的约束，也是全行业共同的成本压力。差距在缩小，但绝对量仍存在，且苹果不会原地等待。
3）制程封锁被"部分破解"的更深意义，是产业心理预期的重设
过去六年，国内半导体产业的主流焦虑是"只要卡住EUV，一切都完了"。韬定律提供了一个工程层面的反例——不仅是华为的反例，更是方法论层面的反例。这一预期的重设，会直接影响国内资本向EDA、先进封装、材料的配置决策。任正非多次说"方向比努力更重要"——韬定律的最大破封意义，可能正是给了中国半导体产业一个经过实测验证的新方向。
Q5. 田院，您作为产业观察者，您觉得“韬定律”的发布，会对全球半导体巨头，比如台积电、英特尔、三星，造成什么样的冲击？
是对它们构成了"竞争坐标系被重新定义"的冲击，但三家各自受冲击的方向完全不同。
1）对台积电的冲击是"独家竞争优势叙事权"层面的威胁
台积电的护城河不只是制程工艺，更是"你要最先进性能就必须来找我"这一叙事的垄断地位。韬定律如果被行业接受，则"最先进性能"的定义不再与"最先进制程节点"高度绑定。但需要注意：台积电本身也在推进SoIC等先进封装，完全可以在N2制程上叠加逻辑折叠，同时获得制程和方法论的双重红利。台积电在2026年5月的技术论坛上高调披露了其"三层蛋糕"AI平台架构：底层是运算层，中间是封装集成层，最顶层是光子互连层，相比传统铜线COUPE可使系统能效提升4倍、延迟降低10倍。台积电是τ优化的竞争者，也是最有能力同步受益的玩家。
2）对英特尔的冲击恰恰相反——韬定律实际上是英特尔的叙事利好
英特尔的Foveros三维封装与逻辑折叠的技术方向高度重叠；英特尔Meteor Lake已实现了不同模块在不同制程节点独立制造、再通过封装集成的Chiplet路线。Moore's Law如今已成为晶体管创新、先进封装（如英特尔Foveros）、软件优化和Chiplet设计的多维收敛——韬定律的普及，为英特尔提供了一个向市场解释"我的制程不用领先台积电、但系统级性能一样能赢"的理论框架。对一家制程暂时落后但封装技术有独特积累的公司，τ定律的推广是有利的产业叙事。
3）对三星的影响最复杂——它在制程和封装都有布局，但都不是最强
三星2nm制程良率目前约在30-50%，远低于台积电水平，但三星在HBM（高带宽存储）上占据主导地位，是τ优化的核心资产。论文第5节明确指出："AI时代逻辑与存储的再融合是结构性趋势，供应链影响力将向存储和封装厂商倾斜。"三星是唯一同时拥有逻辑制程、HBM和封装能力的垂直整合厂商。韬定律若加速产业化，三星有机会在内部实现τ全栈优化——前提是先解决良率问题。
Q6. 胡延平教授评价说这是“解锁了华为式的芯片计算时空观”。您认同吗？
是一个有工程实测支撑的方法论框架，"时空观"的说法在战略认知层面成立，但不能替代论文明确列出的四大未解工程难题。
1）从"空间竞争"转向"时间竞争"，这一判断有严格的技术支撑
论文第2节核心推导是：摩尔定律每一代交付的本质，不是更小晶体管，而是更短的时间：
· 器件层：将晶体管的开关延迟（τ_device）在皮秒级压缩更小。
· 互连层：将全局信号传播延迟（τ_interconnect）在纳秒级压缩更小。
· 存储层：将内存访问延迟（τ_memory）在微秒级压缩更小。
· 系统层：将任务响应时间（τ_system）在毫秒级压缩更小。
这是可以在物理层面验证的命题。论文明确写道："τ缩放是继德纳德（Dennard）1974年以来，第一个为整个计算栈建立共同优化目标的缩放原则。"Dennard的论文建立了电压-尺寸同步缩放的理论；韬定律在Dennard标架之后，为全栈优化提供了新的第一目标——这个理论定位是有历史坐标的，不是虚言。
2）"时空观"的说法在认知价值上成立，但不能遮蔽工程现实的粗粝
Demis Hassabis曾说，在AlphaFold的研究中，改变问题的定义方式本身就是创新的核心。韬定律的精髓与此相似——在"制程轨道被封堵"之后，回到"计算的本质目标是什么"重新寻找答案，最终发现：目标是时间，不是面积。这种范式切换的认知价值是真实的。但论文第6节明确列出的四大未解难题不能被"时空观"的表述所掩盖：
1. 工具链缺失：现有EDA不适配逻辑折叠
2. 多晶圆工艺偏差：影响时序和保持时间裕度
3. 垂直互连开销：每个混合键合和TSV均带来RC惩罚
4. 最关键的——能耗约束：τ是时间定律，不是焦耳定律，速度提升10倍功耗可能同步提升10倍。
3）更准确的定性是"被约束逼出的第一性原理再出发"
钱学森在系统工程理论中强调，复杂系统的优化必须从目标函数的第一性原理出发。韬定律的出现，正是在制程路径被外部封锁后，被迫回到"计算的本质目标"这个第一性原理问题上。它的含金量是真实的，但来源是苦难中的清醒，而非天才般的顿悟。这一点既不应被过度神化，也不应被低估——在行业最权威的学术场合用实测数据说话，本身已经超越了绝大多数"被制裁企业"所能做到的事。
Q7. 时间过得真快。最后，我想请两位老师用一句话总结，站在2026年这个节点，韬定律对中国意味着什么？
是中国半导体第一次在IEEE顶级学术舞台，用六年量产数据提出了一套可被全球同行讨论和检验的技术范式——这一天比任何单款芯片的发布更有历史意义。
1）从跟随者到出题者，这是历史上最难的一步
在半导体这个产业里，出题者制定路线图，跟随者沿着路线图跑。过去60年，ITRS（国际半导体技术路线图）由美日欧机构主导，中国企业是跟随者。韬定律是中国第一次在全球半导体最权威的学术舞台发布一套有完整形式化理论（τ的分层定义）、有量产数据支撑（381款芯片）、有具体预测（2035年>400 MTr/mm²）的技术范式。
2）最大价值是提供了一个"可量化追赶的参照系"
中国半导体产业过去最难受的困境，不是没有资金和工程师，而是"不知道往哪个方向出力才算数"。唯制程论的世界观里，没有EUV，任何努力的上限都被事先封顶。韬定律给出的是一张新地图：τ优化的每一层（器件、电路、芯片、系统）都有可以量化的改进空间，都有国内供应链可以参与的技术方向。梁文锋曾说，DeepSeek的核心贡献不是发明了新算法，而是找到了"用现有计算量做更多事"的系统效率路径——韬定律在硬件层面做了性质相同的事情。
3）6年后回头看，2026年5月25日可能是中国半导体从"跟跑"到"独立叙事"的分水岭
摩尔定律的影响力不在于它是否在物理上精确成立，而在于它为产业提供了40年的共同语言和统一投资方向。韬定律是否最终成为行业主流，现在无法判断。但这个时间点上，中国第一次把"方法论主权"从跟随变成了争夺——用实测数据，用IEEE认可的学术发表，用覆盖全产品线的量产证明。论文最后一句话值得被记住："道阻且长，行则将至（The roadmap ahead is demanding, but the direction is unambiguous）。"这句话，既是对技术路线的承诺，也是对一个时代的宣示。
