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0“芯片这座微型都市跟我们现实中的城市面对的困境是一模一样的。”
“城市密度到了极限怎么办？要么往天上走，建摩天大楼，走立体化。”
“到五纳米以下，RC延迟成了主导项，开关延迟反而不那么重要了。”
“整个芯片产业已经从一种技术竞赛悄悄地变成了一个自我强化的闭环系统。”
“搬运比计算更费电。现在最先进的芯片里，超过一半的电没花在计算上，花在了把数据从这头搬到那头。”
“人类的工程能力，已经精细到了可以和原子直接谈条件的程度。”
“τ等于RC，这个所有高三学生在电路章节里背过的公式，就是当下芯片产业转型的底层密码。”
“答案不在更矮的房子或更窄的路里，答案应该是立体的摩天都市。”
“物理定律不会因为你努力就网开一面。”
“τ就在那儿，和两千年前一样，和两千年后也一样。”
你知道一枚指甲盖大小的芯片里藏着十公里的金属连线吗？
你知道5纳米以下的先进芯片里超过一半的功耗是花在信号传递上的吗？
你知道工程师为了绕过物理定律的压迫不得不把芯片从平面的做成立体的吗？
本期，我们再次请来了季老师和无恙的AI化身，三个数字人一起，畅聊芯片的3D化之旅！
【延伸内容】
可在知乎、微信、微博、推特、SubStack搜索“LostAbaddon”，微信公众号搜索“延迟更新”！
【本期听点】
| 城市、芯片、摩尔定律
把一枚裸芯比作一座微型都市：几十亿栋晶体管=微型建筑，电流=穿梭工人。借此重新审视摩尔定律——它只是 1965 年的一条经验观察，五十多年狂奔靠的是工程界一代代"把房子造小、把路修窄"的暴力翻新。当房子缩到原子尺度，工程奇迹就撞上了物理死结。| 铜、电容、量子力学：围住芯片的三堵高墙
系统拆解困住平面芯片的三堵物理墙：①铜线压到 20 nm 后的 size-effect 电阻飙升与氮化钽阻挡层悖论；②金属叠层间的寄生电容随线距缩小而恶化；③τ=RC 公式揭示的核心悖论——晶体管越做越小，单次计算越快，但搬运数据比计算本身更贵。| 设计、流片、良率、光刻机、建厂：芯片行业的隐形门槛
把镜头从物理拉到商业。良率、闭环节流、ASML 一台 EUV 三四亿、台积电一座厂两百亿、苹果 M 系列如何"把废片变废为宝"。延伸到福柯的"知识-权力"结构与德里达的"没有外部"——芯片产业已从技术竞赛变成自我强化的寡头闭环。| 互连危机：搬运比计算更费电
提出本期最反直觉的论断：5 nm 以下先进芯片里，超过 50% 动态功耗花在金属互连上而非计算。一颗指甲盖里塞着十公里金属线。引出"暗硅"现象——花了天价造出几十亿晶体管，结果一半平时不能同时开机。系统性的内耗，逼迫工程师抬头看 Z 轴。| 2.5D 突围：CoWoS、混合键合与 UCIe
进入"立体化"主题。台积电 CoWoS 的硅中介层 = 摩天楼底下的地铁网；TSV = 地铁站出入口；微凸块 = 焊球。索尼在图像传感器上吃螃蟹，AMD 用混合键合在锐龙上堆出 L3 缓存层，性能提升 20%+。再讲 UCIe 联盟如何给 Chiplet 行业立"普通话"标准。| TSV 与 HBM：让存储先站起来
转向真正的三维方案。TSV（硅通孔）三大难题：占地方（keep-out zone）、热应力疲劳（铜硅热膨胀系数差 6 倍）、寄生电容铁三角。但 HBM 高带宽内存与 3D NAND 闪存凭借低发热和规整结构，已经大规模量产——300 层 V-NAND 塞进一片指甲盖。| 单片三维、BSPDN 与 CFET
沿垂直方向继续走深。单片三维集成的核心死结是"热预算"：上层要做 1000°C 退火，下层铜线 1000°C 不到就毁。转向 IMEC 的 CMOS 2.0 路线：分层分工制造。英特尔的 PowerVia 背面供电把 IR 压降降 30%、标准单元利用率从 70% 跳到 90%。最后是 CFET——PMOS 摞在 NMOS 上方，平面面积缩 50%。| τ定律与逻辑折叠：华为的突围意愿与挑战
从物理堆叠到逻辑堆叠，华为的τ定律到底有何不同？
【制作团队】
制作人：塔塔（理科男/IT宅/科幻写手/科普作者兼译者/AI+学习之路求索者），KarajanStudio v1.0
执笔人：塔塔，Cyprite v2.5
执麦人：塔塔，季老师 ｜ KarajanSheet v1.3
配 乐：Gemini 3.1 Pro + Suno v5.5
配 图：Gemini 3.1 Pro + 即梦 v5.0
💡 注：本期节目声音由塔塔独家研发的“AI演播室 Karajan Studio v1.0”制作，文本原创，声音克隆自真实好友。想让你的声音也加入播客？听完节目找我们！
