内存，才是AI时代最被低估的底座

“算力的尽头，不是AI模型的极限，而是内存架构的瓶颈。”

2025年8月，Marvell 在 Hot Chips 上丢出了一颗“底层炸弹”——《A Revolution in Memory Architecture for the Data Center》。

不是新的大模型，不是又一个炫技的AI芯片，而是一个看似冷门却极其关键的方向：内存。SRAM、HBM、Die-to-Die（D2D），这些被忽视的“幕后角色”，正在重新定义数据中心的极限。

这场演讲有个醒目的副标题：

Memory: Almost the Only Thing That Matters

当“几百亿参数”的AI模型在芯片上飙车的时候，真正决定你能开多快、能跑多远的，不是计算单元，而是它们能不能被喂饱。Marvell 正是在这个入口，开始了一场看似技术，实则商业的战争。

技术不性感，但真有料：Marvell 的三层架构革命

SRAM 在过去一直是“没被看见的英雄”——能放在芯片里，但太贵，密度低。Marvell 直接在 2nm 工艺上用自研 IP 干了件大事：把单位带宽下的面积降低 50%，待机功耗降低 66%，带宽提升 17 倍。

更关键的是：Marvell 的 SRAM，是整个产品族的核心共享 IP——从 XPU 到交换芯片，从 DPU 到 NIC，全线统一，用极致密度做底座。

底层统一，才是系统级创新的真正开始。

而这一切背后，是他们对“Vmin”的精准控制：写入辅助、稳定性辅助、高 sigma 建模，以及行列冗余机制，让极低电压下也能稳定运行，从而直接压缩功耗与成本。

Die-to-Die 连接是芯片设计的“骨架”。Marvell 不满足于行业标准，而是打造了自己下一代 D2D IP，单通道 64Gbps 的双向带宽，比 UCIe 同类方案带宽密度高出 3 倍以上。

它能自动适应数据中心“突发流量”的特性，在节能与吞吐间做出最聪明的判断。

再加上他们对 BER（误码率）极限的控制，实测值远远低于 1E-30——这不只是性能，而是设计哲学：为超大规模部署而生。

D2D不是连接，而是芯片级组织力的革命。

Marvell 把 HBM 从“外挂内存”变成了架构参与者。他们推出的 Custom HBM 架构，在底层用 D2D 替代 PHY 接口、在逻辑层集成了 RAS、QoS、Telemetry 功能，直接让 HBM 拥有了“芯片性格”。

效果是什么？对比传统HBM方案：

这背后是个很少被讨论的逻辑：“芯片=计算+内存+通讯”，只重前者必然失衡。

Marvell 借助这个定制化HBM，直接突破了系统瓶颈，不只是“扩内存”，而是重构AI芯片的基本形态。

Marvell 这场发布会，是一次“隐秘的豪赌”。

它没有讲模型，没有喊AI通用计算的口号，而是选择站在了最难、最深的那一层做突破——用基础设施，赌未来平台主导权。

如果你是芯片行业的从业者，这篇报告背后传递的，其实是一个更重要的信号：

不是所有的进步都在聚光灯下，有些革命，从位线开始。

AI 不会等人，而底层的延迟、功耗、带宽，是每一个工程师绕不过去的现实。那些把系统当整体优化、而非堆料的人，才是真正的“平台级玩家”。

我们见过太多“追热点”的芯片设计公司，拼参数、卷 FLOPS、比谁支持的模型更多。但今天你回头看，那些真正跑通了商业的架构，赢的从来不是峰值性能，而是系统级效率。

Marvell 没讲什么宏大叙事，但它在默默定义一个新的趋势：

系统设计的下一个护城河，不在计算，而在内存。