这两年，很多人都把注意力投向了 AI 和大模型，但在一些不被广泛讨论的技术会议上，下一代计算范式的雏形，已经开始显露。 2025 年 5 月，在美国达拉斯举办的 ECTC（IEEE 电子元件与技术大会）上，一场名为《Quantum Photonic Advanced Packaging》的专题会吸引了核心关注——不仅因为它探讨了量子光子计算本身，更因为它切入的是另一个极具技术门槛、却极少有人能讲清楚的关键命题： 量子光子技术，如何在封装层面迈向可制造、可规模化、可集成？ 这是一场不折不扣的工程师对话，主讲人包括 Resolute Photonics 的 Richard Pitwon 博士、Xanadu 的 Ilaria Di Luch 博士、NTT 的 Takahiro Kashiwazaki 博士，以及 Senko 的 Andrew Meek 博士，代表了从科研、设备、器件到系统端的核心声音。 而他们交汇出的一个共识是： 👉 真正决定量子光子计算落地节奏的，不是物理定律，而是先进封装能力的演进速度。 从一张图看懂：模块化量子芯片封装的全景蓝图 在报告最核心的部分，主讲团队展示了一张复杂但至关重要的封装架构图，名字是： Modular Quantum Chip Interposer Packaging 这不是一张概念图，而是一个真实研发中的异构集成方案。整个架构中，至少集成了以下几种芯片或功能模块： * 超导量子比特（SCQ） * 光子晶体波导 * 锂铌酸调制器 * 单光子源 * 量子存储模块 * 光电耦合器（边缘耦合、光栅耦合） * 微凸点+金属散热系统 这套封装方案具备几个关键特性： 异构集成 + 光电耦合 + 热隔离 + 模块化可制造性 + 可冷链互联 它不是为了让“芯片更强”，而是为量子计算铺设一条真实可行的工程路径。 Xanadu 的 AURORA 系统：把量子架构“搬进机架” 来自 Xanadu 的 Ilaria Di Luch 博士，展示了一个极具标志性的系统工程案例：Aurora 架构。 这个系统的核心目标，是打造容错光子量子计算（FTQC），而非实验室验证。这也是第一次，一个完整的光子量子系统——包括 GKP 比特生成、多路复用、纠缠簇态构建、实时门控操作——被整合进了机架级设备中。 Aurora 的架构分为四个关键模块： 1. GKP Qubits 生成：由 84 个挤压器和 24 个硅基光子芯片构成，利用高斯玻色采样生成 GKP 状态； 2. 多路复用：使用基于 TFLN 的光子集成器，通过 6 个 MUX 单元提升比特生成效率； 3. 时空簇态生成：通过稳定光纤延迟线实现空时交错的纠缠结构； 4. QPU 实时操作：五个 QPU 模块，实现钟周期级的反馈与同态检测。 量子系统真正迈向实用的标志，不是算法通了，而是“可以上机架”了。 Aurora 甚至支持 24 小时无间断运行，这不仅验证了理论架构，更极大缓解了“量子可扩展性”的现实焦虑。 挑战仍在：光子损耗，才是最大的对手 不过报告也没有回避现阶段的技术瓶颈，尤其在一项关键指标上： 光子路径中的总损耗 在当前阶段，从“挤压器→探测器”路径中，Aurora 的损耗在 13 dB 左右。而要实现真正的 FTQC，理论要求这个数字必须压缩至 0.12 dB，差距近 百倍数量级。 而这也引出了目前技术界必须共同攻克的核心难题： * 波导损耗必须压缩至 mdB 级别（<1dB/m） * 切换器损耗需控制在 30mdB 以下 * 封装光纤耦合损耗压至 <0.2dB * 光子探测器探测效率需达 99.89% 换句话说： 不解决损耗问题，一切光子计算的“商业图景”都只是幻觉。 但好消息是，报告展示了他们与 Corning、Applied Materials 等合作伙伴的联合突破，包括 16 通道封装中实现 0.19 dB 的耦合损耗，及封装稳定性热循环测试。 SENKO 和 NTT 的发声：从产业链看量子封装机会 除了科研驱动，一场技术变革是否真实存在，最直接的信号其实是：有没有产业链上下游开始赌这个方向？ 来自 SENKO 的 Andrew Meek 博士给出了非常实际的补充。他们正在通过 CudoForm 金属模压技术开发一种可插拔的 PIC 封装方案，兼顾高精度（<300nm）和低插损（0.14dB），并已应用在欧洲多个量子项目（如 EQUINOX）中。 NTT 的 Takahiro 博士也展示了他们在锂铌酸波导上的非线性压缩与广带光源研发进展，为持续变量量子计算（CVQC）提供底层技术可能。 这意味着： 封装不再只是“配角”，而是决定谁能跑出来的主场工程。 写在最后：量子工程，离我们远吗？ 很多人觉得，量子计算太遥远，没必要关心。 但看完这场报告我意识到： 真正改变一个行业的，从来不是爆炸式的“跨越”，而是一组又一组“工程型能力”的集成。 GKP 比特、多路复用、簇态纠缠、超低损耗……这些听起来抽象的词汇，正在一步步变成可以交付、可以装机、可以冷链运输的系统能力。 而封装，就是那个最容易被忽略、却最难做到的“系统工程入口”。 也许我们距离量子计算的大规模商用还有很远，但在今天—— 我们已经距离“可制造的量子计算”更近了一步。

1. 内存是AI与HPC系统的新瓶颈 * 模型规模暴涨（迈入万亿参数时代）导致训练计算量和内存需求指数级跃升。 * GPU算力虽强，但系统执行效率往往受限于内存性能、容量与可靠性。 * Roofline模型揭示不同任务在执行中会动态切换“计算受限”与“内存受限”状态。 2. 内存容量正成为大模型训练的决定性资源 * 训练一个万亿参数模型仅模型状态就需14TB内存，激活值占用更是“翻倍”。 * 当前主流采用 Scale-out（分布式系统） 扩容路径，但通信开销与调度复杂性剧增。 * 内存异构成为趋势，ZeRO-Infinity等技术通过多层内存调度（GPU+CPU+NVMe）缓解容量瓶颈。 3. HBM可靠性问题在超大规模集群中凸显 * 在 16K 张 H100 GPU 训练 Llama3 的过程中，72 次作业中断归因于 HBM3 错误。 * 实测 FIT 达到 3472 FIT/GPU，远超容忍范围，反映出 HBM3 在可靠性上的硬伤。 * 系统和器件层正引入Chipkill ECC、On-Die ECC、CE→UE预测机制等多重防御策略。 4. DDR5 与 HBM3/3e 构成现阶段主流内存分工 * DDR5 带宽提升至 67.2 GB/s，但仍受限于 DIMM 架构，扩展性不足、冷路径角色突出。 * HBM3/3e 带宽高达 1.2 TB/s，通过 3D TSV 实现近计算高效访问，主导热路径访问。 * 二者形成带宽密度 vs 成本/容量弹性的分工格局，推动系统朝异构架构重构。 5. 新内存技术路径正在重构系统形态 Micron提出四大演进路径，逐步突破现有瓶颈： 1. HBM4（2026年量产）：带宽达 1.65TB/s，2048bit IO，总容量48GB。 2. MRDIMM：在DDR5基础上提升 37%通道带宽，适配高核数CPU。 3. CXL内存扩展：Micron CZ120支持 2TB/CPU、64GB/s带宽，引入“内存池”理念。 4. Disaggregated Memory + Near Memory Computing：构建解耦式内存池与近内存协同计算的新架构。 6. 未来AI系统将走向“可编排异构内存体系” * 内存不再是“堆栈即解决”的问题，而是涉及容量、带宽、封装、可靠性、编程模型的全局协同。 * Micron预测：未来系统将构建多层次、多介质、跨节点共享、可调度的算存融合平台。 * 这是一次系统级的重构工程，而非单点技术演进。

在半导体行业，每一次工艺突破，都会带来算力的跃迁。但当先进制程越走越窄，我们必须承认： 未来真正的技术红利，可能不是来自晶体管，而是来自“整合”。 在IEEE VLSI Symposium上，台积电R&D部门的Kuo-Chung Yee博士，系统披露了晶圆级系统整合技术（Wafer Scale System Integration Technology）的全景路线图。没有浮夸口号，只有冷静数据与硬核架构。这一次，台积电并不是在讲先进制程，而是在回答一个更底层的问题： 在后摩尔时代，如何持续提供指数级算力增长？ 这不是一项技术，这是一次系统性范式转换。 从摩尔定律，到“系统级摩尔定律” 回看过去十年，台积电在先进工艺节点（N28→N3）的推进，让GPU计算吞吐提升了243倍，能源效率提升130倍。但Yee博士指出：真正推动性能指数跃升的，不只是制程，而是系统级架构的变革。 这正是“DTCO（Design Technology Co-Optimization）→STCO（System Technology Co-Optimization）”的思维转变。 摩尔定律没死，它只是换了一种形式，转向系统整合的摩尔定律。 在这个新逻辑下，晶圆级整合开始承担越来越多“主角责任”。特别是在HPC与AI的背景下，算力增长的矛盾不是“制程跟不上”，而是内存墙、I/O瓶颈、电源完整性等系统性问题正在制约整体性能释放。 台积电的系统解法：三张核心技术王牌 在报告中，Yee博士详细解析了台积电3DFabric平台下的三项关键整合技术： 1. CoWoS®（Chip on Wafer on Substrate） 适用于高性能计算（HPC）与生成式AI。它通过2.5D硅中介层实现逻辑芯片与HBM高带宽内存的超高密度互联，具备： * 0.8μm多层BEOL互连 * 40μm超细间距微凸点连接 * 集成深沟电容（DTC）用于电源网络增强 这一架构大幅缓解了传统系统中的电源噪声和信号完整性问题，是AI大模型训练平台（如GPU/TPU）背后的基础设施。 AI的算力，不是从芯片中挖掘出来的，是从整合中“解放”出来的。 2. InFO（Integrated Fan-Out） InFO原本是为移动端优化的封装方案，在本次报告中，它已演化为InFO-SoW（System on Wafer），支持晶圆级异构整合，适配AI推理与车规应用。 其显著特性包括： * 无需焊球与有机基板，薄型封装 * 可在28GHz下比传统基板方案降低0.7dB插入损耗，提升15%能效 * 支持芯片阵列互连，通信带宽更高 这套系统正在推动从“手机芯片封装”走向“AI端侧智能整合”。 3. SoIC®（System on Integrated Chips） 这是台积电押注未来最重的一张牌。相比传统封装，SoIC以**“无凸点”直接键合（bump-less bonding）**实现3D垂直堆叠，可将键合密度推到每平方毫米12000个接点（9μm pitch）。 SoIC不是一种封装，它是一种“架构自由度”的释放。 而在与CoWoS、InFO互联后，SoIC构成了台积电真正意义上的“系统级整合平台”：3DFabric。 这个平台不是将芯片封装成系统，而是让晶圆直接成为系统（Wafer is the System）。 系统整合，正在成为台积电的“第二增长曲线” 报告中的另一大看点，是台积电如何把系统整合这件事，从研发阶段推向量产工程平台： * CoWoS：已实现每年线宽线距扩展、支持12个HBM堆叠的超大互联 * InFO：PoP封装中已大规模部署，打通不同手机产品的DRAM灵活搭配 * SoIC：支持N7/N5/N3节点的键合设计规则，已布局Mobile/HPC量产 这意味着： 过去“先进封装”只是实验室创新，现在它是决定产品上市节奏与商业成功的变量。 写在最后：从芯片到系统，算力竞争的本质在变 半导体行业有一句老话：“如果你不能再缩小晶体管，就开始整合它们。” 但今天，整合已不再是退而求其次的选择，而是算力延续的唯一出路。 摩尔定律的下一阶段，不是3nm、2nm的盲目竞赛，而是： 系统架构 × 封装整合 × 工艺协同 的立体竞合。 而台积电，用3DFabric向全行业抛出一个新的时代信号： 不是芯片强了系统才强，是系统先强了，芯片才有用武之地。 这，才是真正的技术护城河。 原报告已收录至知识星球，持续更新半导体行业资讯、技术解析与市场研究，欢迎加入

当你在芯片上蚀刻出一个50纳米的沟槽，其实是在和原子谈判。 在半导体制程里，刻蚀是个极容易被低估的环节。 大家更关注EUV光刻，追逐Epi、ALD这些新名词，但在实际量产线，刻蚀才是决定精度、速度、良率的真正卡点之一。 尤其当你面对一个多层堆叠、材料复杂、深宽比40:1的结构时，如果你不理解刻蚀的底层机制，只能不断试错调参数，时间、良率、工艺窗口全都白白浪费。 这篇文章，我不做任何主观演绎，完全基于Lam Research的技术总监Steve Sirard博士的一场内部培训报告，带你系统理解： * 等离子体刻蚀的物理本质 * 图形转移的控制关键 * 四类刻蚀机制的底层区别 * 如何实现各向异性的精密刻蚀 目标非常明确：帮你从根上建立起对「Plasma Etching」的认知框架。 01 / 什么是等离子体刻蚀？本质上是个减法游戏 芯片制造是一场「图形转移」的过程。你要把设计好的掩膜图案，精准地转印到材料表面上。 这可以是加法（沉积），也可以是减法（刻蚀）。 而等离子体刻蚀就是一种高度可控的“减法”工艺。 它的基本流程是这样的： 1. 先用光刻胶掩膜，保护住你不想动的区域； 2. 然后用等离子体激发出的气体，去“吃掉”那些裸露在外的材料； 3. 最后留下一个符合设计图形的结构。 关键问题是：我们想要的不是横向扩散的“腐蚀”，而是垂直下挖的“雕刻”。 这就必须依赖一种特殊的等离子体——它在“方向性”和“选择性”之间找到了理性平衡。 02 / 等离子体：如何在常温下发动“高温化学反应”？ 在常规条件下，你要让化学反应快速发生，得升温到几千度。 但在等离子体中，不需要。 这是因为： 等离子体是一种“准中性”的带电气体，里面有高速电子、离子、中性粒子、自由基等活跃物种，它能在低温下产生极高能量密度。 几个核心机制： * 电子动能极高，远超气体温度，可轻易打破分子键，生成自由基； * 这些自由基就是蚀刻反应的“刀刃”，可以精准咬住材料； * 离子通过鞘层（sheath）加速，形成定向轰击，增强刻蚀速率，并提升各向异性； * 所有这些过程，在室温环境下完成。 换句话说，等离子体把“温度”替换成了“电子能量”与“离子方向性”，以实现微观尺度下的选择性控制。 03 / 为什么等离子体刻蚀能“垂直下刀”？——因为鞘层的存在 刻蚀要精准，就必须避免“横向乱跑”。 这背后依赖的是：鞘层（sheath）形成的方向性加速机制。 简单说，当等离子体接触到腔体壁或晶圆表面，会形成一个电势梯度，阻止轻盈电子流失，同时加速正离子垂直轰击材料表面。 这种垂直加速，就是我们常说的「各向异性刻蚀」的物理基础。 没有鞘层，你得到的是等方向腐蚀；有了鞘层，你才能“精准向下”蚀刻。 04 / 四种刻蚀机制，只有一种最适合你想要的结果 Steve Sirard博士明确给出了四类刻蚀机制，它们分别对应不同的材料、需求和精度目标： 1. 纯化学刻蚀：依靠中性自由基反应，优点是选择性高，缺点是各向同性，容易横向腐蚀； 2. 物理溅射（Sputtering）：离子轰击打掉表面材料，各向异性强，但选择性差，速度慢； 3. 离子增强刻蚀（IEE）：离子+自由基协同作用，兼顾选择性和各向异性，是最常用的方式； 4. 离子增强抑制刻蚀（IEIE）：先沉积一层侧壁保护膜，再垂直蚀刻，适用于极限深宽比图形。 一个金句总结这四种方式的适用边界： 想要快？用自由基。想要准？靠离子。想要又快又准？得让它们协同作战。 05 / 控什么，调什么，才是真正的工程师能力？ 在等离子体刻蚀这件事上，调参数不是调味料，是控战场。 要实现一个高度各向异性、低侧蚀、无残留、高选择性的刻蚀过程，你得同时盯住以下变量： * 离子通量（决定方向性） * 中性粒子/自由基比例（决定化学反应性） * 表面温度（影响反应速率与膜层沉积） * 腔体压强（影响鞘层厚度与碰撞概率） * RF功率与频率（控制等离子体密度与能量分布） * 气体组分、流量与切换周期（调控反应窗口） 这就是为什么一个成熟的刻蚀工艺开发，可能要调几十种组合，跑几百片晶圆——不是设备不行，而是你得把整个微观反应系统当成“动态控制系统”来思考。 06 / 最终的方向：向“原子级精度”迈进 传统等离子体刻蚀虽然已经够准了，但在原子层级，它依然存在： * 表面损伤 * 材料混合层（3~5nm） * 各向异性受限 于是出现了Atomic Layer Etching（ALE），它将整个刻蚀过程分为： 1. 自限制反应步（如卤素氯化） 2. 离子去除步（如惰性离子剥离） 每次只移除一个原子层，重复堆叠，实现“分子精度的控制”。 未来的刻蚀，不再是“吃掉一块材料”，而是“摘下一颗原子”。 尾声：刻蚀的尽头，是认知的较量 在工艺开发的日常里，刻蚀常常被看成一个“调设备”的事。 但我想说的是： 真正的刻蚀专家，不是会调设备的人，而是能看懂反应路径、离子行为、鞘层动力学的人。 而认知的深度，决定了你能走到多深的工艺窗口。 别让调参数绑架了你对技术的理解。 你需要的，是把这场“原子战争”看明白，然后优雅地下指令。

越先进的封装，越难解决“谁来连接谁”的问题。 过去，芯片的“强大”是由晶体管数量决定的。现在，晶片的“极限”是由互连能力限制的。 这是一个被高估的计算力焦虑，与一个被低估的互连技术瓶颈之间的矛盾。 一、从晶体管堆叠，到系统级整合，互连成了决定因素 当我们讨论Chiplet（芯粒）架构、异构集成、AI加速系统时，我们往往习惯把焦点放在CPU、GPU、NPU这些“硬核单元”的性能上。 但真实的系统瓶颈，正在悄然转移到更“底层”的环节——互连。 根据IME（Institute of Microelectronics，新加坡微电子研究所）在2025 HIR年会中的报告，一套完整的多芯粒异构集成（Multi-Chiplet Heterogeneous Integration）系统，互连架构是核心支撑技术。 “如果说芯粒是肌肉，互连就是神经。肌肉越强，神经传导的效率就越重要。” 报告中指出，为了实现Zetta-scale计算能力，先进封装必须支持超过1万亿个晶体管在一个系统封装中协同运作。而这背后，最严峻的挑战不是计算单元设计，而是： * 互连密度如何支撑系统性能提升？ * 封装形态如何适配不同芯粒的物理结构？ * 异构连接如何在热、电、信号完整性之间做权衡？ 二、主战场一：2.5D Interposer，撑起Chiplet协同的基座 目前最成熟、也是被广泛应用的互连平台，是2.5D嵌入式细间距互连Interposer技术。 IME的路线图显示，未来2年，RDL（重布线层）将从当前的1μm线宽线距，推进到0.4μm/0.4μm级别。 这意味着： * 单位面积可支持更多布线与I/O通道； * 更小pitch的micro-bump（微凸点）正在替代传统焊球； * 整体RDL层数将从4层增加到10层（预计2026年）； 但这条路径并不轻松。 随着线宽缩小，传统的**光刻 + 半加成铜工艺（SAP）**难以支持低topography、细间距的多层布线。 IME提出一种替代方案——聚合物达玛辛工艺（Polymer Damascene），通过等离子体蚀刻实现更小的vias和更可控的绝缘结构。 “先进封装不是纯粹的堆料游戏，而是一场材料、设备、工艺三者的极限协同。” 三、主战场二：3D集成，突破互连延迟的天花板 2.5D能解决面积问题，但无法解决带宽与延迟的极限需求。此时，3D封装走上舞台。 在IME的技术路径中，两类3D互连正在成为主力： * W2W Hybrid Bonding（Wafer-to-Wafer 混合键合） * C2W Hybrid Bonding（Chip-to-Wafer 混合键合） W2W的优势在于“全盘对齐”，适合同构堆叠，如存储+逻辑。C2W则更灵活，适合异构集成，比如将不同功能芯粒（如SerDes、AI Engine）按需堆叠。 目前，键合pad pitch正快速向0.25μm推进，但这对键合界面质量提出极高要求： * 表面粗糙度必须极低； * 铜层的dish和Cu-Cu界面空洞必须控制； * 封装应力也要纳入考虑，避免翘曲（warpage）引发对准误差。 IME在报告中展示了利用保护层+表面激活工艺，显著提升键合强度和界面质量，甚至实现“零空洞”键合的案例。 “每推进1微米的互连间距，背后可能是上百道工艺流程的再定义。” 四、终极场景：Co-Packaged Optics，打通算力与光互连 随着系统带宽进入Tbps时代，仅靠电连接已无法满足需求。 IME指出，CPO（Co-Packaged Optics） 将成为高性能计算与AI中心的核心技术。 报告中展示的方案有两类： 1. Fan-Out Based CPO：带宽6.4–12.8Tbps，支持200Gbps/lane，互连能耗约5pJ/bit； 2. Hybrid Bonding CPO：带宽可达25.6Tbps+，支持400Gbps/lane，能耗降低至2pJ/bit，甚至可以支持UCIe标准下的并行互连。 这意味着： * 算力岛之间可以通过光连接进行“跨封装通讯”； * 数据中心/AI服务器有望摆脱传统背板的功耗与延迟瓶颈； * 封装将成为未来光电融合系统的底座平台。 五、总结：未来不是“一个大芯片”，而是一场“高密度协同战” 我们常说，Chiplet是应对摩尔定律放缓的出路。但真正让Chiplet成为现实的，不是EDA工具，也不是设计思想，而是互连能力的跃升。 IME报告从先进材料、工艺流程、工艺控制、封装结构四个层面，完整展示了多芯粒集成中互连技术的前沿进展，也点出了行业接下来几年最关键的攻坚点。 “未来计算系统的竞争，实质上是一场系统封装互连密度的竞赛。” 芯粒不是终点，连接才是价值的放大器。 而谁能在连接的每一微米上取得突破，谁就能定义半导体系统的新秩序。 原报告已收录至知识星球，持续更新半导体行业资讯、技术解析与市场研究，欢迎加入

HBM正经历一次底层范式的重构：从更高堆叠、更宽总线，到定制Base Die、双层存储架构，再到I/O、封装、系统协同全面演进。它不只是内存带宽的提升，而是整个AI芯片设计逻辑的迁移。在SemiAnalysis最新的路线图中，我们清晰看见——算力的核心瓶颈，已从“FLOPS”转向了“GB/s”，而HBM，就是这场转向的主战场。 一、存储墙正在逼近，但HBM在“修墙”而不是“搬墙” “Memory wall（存储墙）”这个词，过去是高性能计算领域的隐喻，而现在，它已经成为AI加速芯片设计里最难解决的问题之一。 HBM，正在成为唯一能缓解这个问题的现实路径。 传统内存系统三难困境： * 容量 vs 带宽 vs 成本：SRAM 快但小，DDR 大但慢，GDDR 快但功耗高。 * HBM 则以超宽总线（1024-bit）+ 3D堆叠 + 2.5D封装，实现了一种几乎最优的平衡。 每个AI加速芯片的核心问题，不再是计算力够不够，而是HBM带宽够不够。 “HBM，不只是个内存颗粒，而是AI芯片时代的系统底座。” 二、HBM的本质，不在芯片，而在封装 过去看HBM，只看“堆几层、跑多快”，但本质早就变了——真正决定HBM演进速度的，是封装能力。 ⚙ 技术细节看懂三件事： 1. TSV（硅通孔）和Base Die（基底晶圆）是主要瓶颈 每一个堆叠层，都要打穿TSV，高良率极难。 HBM3 典型良率为 90% 以下，12层以上良率骤降。 Base Die 过去仅是“物理连接层”，但从HBM4起，开始演变为“智能控制层”。 2. 封装技术全面洗牌 SK海力士的MR-MUF方案显著提升散热和产能，绕开热压焊瓶颈。 Micron 靠 TSV 电源设计超车，HBM3E能效比宣称领先30%。 3. 封装纠纷成关键事件 Hanmi和SK海力士的TC绑定机服务中断，一度差点引发Nvidia供应链危机。 封装工具链的垄断地位，正在被Hanwha、ASMPT等挑战。 “AI芯片的摩尔定律，已经转移到封装上演进。” 三、HBM4时代来临，不是演进，是范式重构 HBM4，不再是“HBM3的增强版”，而是一次从总线架构到逻辑分工的重构。 ✅ 三大范式转变： ① 总线宽度翻倍：2048-bit * 带宽从HBM3的 819GB/s，提升到 HBM4的 1.6TB/s。 * 重点不是速度，而是用宽总线取代高频信号，以降低能耗。 ② Base Die 变成“小芯片” * 传统Base Die只做IO和测试； * HBM4 开始引入“自定义Base Die”，由TSMC代工（N3/N12节点），将内存控制器和PHY下沉至Base Die。 这意味着，内存控制不再由XPU完成，而是移到每颗HBM自己身上。 ③ 可拓展的“海岸线”设计 * HBM只能放在SoC的两个边角（shoreline），物理限制了堆叠数。 * HBM4引入“背部扩展”理念，开始通过Base Die接出第二排HBM或LPDDR，实现多级内存结构。 “HBM4不是新内存，是新架构。” 四、性能，不止是拼堆叠，而是系统协同 📊 OpenAI为什么选择退回8-Hi，而不是追12-Hi、16-Hi？ * Rubin Ultra（GPU）支持12层甚至16层，但OpenAI自研ASIC却只用了8层HBM4。 * 因为OpenAI更看重单位容量的带宽密度，通过Expert Parallelism分摊模型，把容量换成带宽。 也就是说：未来的系统，不是靠一颗芯片装下全部模型，而是分布式协同装下多个“专家模块”。 “HBM多堆叠 ≠ 性能提升，瓶颈往往先来自I/O与KVCache。” 🧠 KVCache才是HBM杀手级应用 * Inference阶段每次解码都要读KVCache + Weight。 * 长上下文模型（100K Tokens以上）KVCache暴涨，导致HBM“总是被填满”。 * 多数GPU失败不是算力问题，而是HBM温度/传输失败。 五、路线图看完，我们该记住什么？ 1. HBM是当代AI算力系统的主内存，不是配件 2. 封装能力、Base Die结构、PHY设计，是演进主线 3. HBM4是体系级升级，值得以SoC方式理解 4. LPDDR + HBM 构成多级存储，新架构会出现 5. 供应链卡点不再是技术，而是设备与封装 “未来AI芯片的算力，等于HBM x 网络带宽 x 架构灵活度。” 尾声 · 为什么你必须读懂HBM？ AI时代，芯片的边界已经打破，计算、存储、封装、系统架构，正在走向深度耦合。 HBM，不是存储芯片，而是链接整个AI系统的“高速公路”——谁先读懂它，谁就抢占了未来硬件设计的方向盘。 而今天，它的每一次演进，都藏着下一个行业巨头的崛起契机。 记住这次技术的变迁，不是迭代，而是重构。 原报告已收录至知识星球，持续更新半导体行业资讯、技术解析与市场研究，欢迎加入

一、从晶体管缩放到系统协同，摩尔定律步入新范式 摩尔定律的延续早已超越线宽与物理极限的游戏，其未来取决于晶体管结构、系统设计与封装架构的多维协同演进。在Dennard Scaling终结、功耗墙升高的背景下，CMOS缩放演变为一场横跨器件、电学、系统与封装的复合工程。 二、FinFET → Nanosheet → CFET：结构跃迁重塑密度逻辑 * FinFET：通过3D结构改善短沟道效应，支撑多个工艺节点演进； * GAA / Nanosheet：引入全环绕栅极（GAA），实现Weff/FP比值提升，成为当前主流； * CFET：通过PMOS/NMOS垂直堆叠实现1.5–2倍密度提升，开启三维集成新时代。 结构创新正在从平面缩放转向“空间重构”。 三、PPAC导向下的单元级革新与DTCO进化 * CPP / MP 缩放受限 → Forksheet + BSPDN 推动Y向结构优化； * DTCO技术组合：SDB、COAG、FinFlex、NanoFlex 等设计工艺协同方案大幅提升单元密度与灵活性； * 优化方向从线宽缩小转向PPA最优解探索。 四、电学瓶颈与材料极限：微观路径的系统性修正 * 功耗三角关系（Ceff、VDD、Ileak）成为每一节点优化的核心战场； * 电阻 / 电容 / 漏电路径成为影响频率和能效的关键； * 极限接触电阻（<5e-10 Ω·cm²）、亚0.5nm EOT、应变SiGe等材料工程不断刷新边界； * 多VT控制转向“无体积调控”，通过偶极工程突破片宽限制。 五、良率与热瓶颈：极限工艺下的稳定性战役 * 工艺变异（系统性 + 随机性）主导Vmin与良率窗口，SRAM尤为敏感； * LLE（Local Layout Effect）成为新一代版图与建模的重要考量； * GAA结构自加热更严重，芯片级热管理依赖封装/材料/系统级调度协同优化。 六、STCO × Chiplet：系统协同成为PPA优化新主线 * SoC一体化受限 → Chiplet架构兴起，推动异构集成与分节点部署； * 高密度互联技术（CoWoS、InFO、Hybrid Bonding）成为系统瓶颈破局关键； * TSMC最新封装方案实现**>1万亿晶体管集成**，实现SoC级协同演算； * STCO范式将设计起点从工艺节点转向“系统目标”，反推最优实现路径； 如AI芯片中，计算单元用先进节点，控制单元用成熟工艺； SerDes中高速模块与低功耗模块实现工艺解耦。 七、结语：后摩尔时代的竞争焦点已然转移 未来CMOS演进不再依赖单一技术路线，而是工艺 × 设计 × 封装 × 系统的全面协同。先进工艺提供“物理上限”，STCO决定“是否用尽”；Chiplet打开系统扩展维度，封装则承接集成能力极限。 缩放的未来，不再关于“做得更小”，而是如何“协同更优”。

从一项“看上去很美”的前沿技术，到如今实实在在进入量产，混合键合（Hybrid Bonding）正悄然成为半导体产业下一个关键变量。 如果你最近刷过行业动态，一定会发现这类标题越来越多出现： “混合键合突破0.5μm对准精度”、“TSMC量产SoIC封装”、“HBM4堆叠将依赖Hybrid Bonding”…… 那么问题来了： * 混合键合到底是什么？ * 它为何如此重要？ * 实现量产，最大挑战又在哪里？ EVG（EV Group）在2025年IEEE混合键合研讨会上，发布了一份信息量爆炸的技术成果分享，涵盖了从底层工艺机理到产业化路径的全景观察。 我通读全文，用这篇文章一次性讲清楚它的底层逻辑、关键机制与产业意义。 从“异想天开”到“产业标配”：混合键合正在悄悄改变半导体堆叠方式 在过去，提到芯片间连接，人们会想到打线（wire bonding）、凸点焊接（C4 bump）、铜柱互联等方式。但随着节点走向3nm以下、HBM堆叠超10层、系统级封装（SoIC）兴起，这些方式逐渐力不从心。 混合键合的本质，是将金属层（如Cu）与绝缘层（如SiO₂）同时接合，实现更高密度、更低延迟的晶圆-晶圆连接方式。 如今，这项技术已经被广泛部署在多个核心应用中： * 3D NAND堆叠 * HBM/DDR6内存封装 * 逻辑与SRAM分层设计 * 微显示（μLED） * 影像传感器（CIS）与逻辑共封装 简而言之，从存储、逻辑到显示，混合键合已经成为连接的一种底层新范式。 真正实现混合键合，不是靠“贴合”，而是靠“控制” 很多人以为混合键合就是把两个晶圆压在一起，其实远比这复杂。 这次EVG的展示资料用大量图示揭示了背后的物理机制与工艺挑战： 1. 表面预处理决定了“键得牢不牢” * 使用**等离子体活化（plasma activation）**在接触表面形成“储能层”，提升SiO₂之间的结合能力； * 氧等离子或氮等离子会在晶圆表面生成“非晶区”，这个区域越均匀，键合效果越好； * 等离子参数（气体种类、压力、时间）直接决定结合界面的原子结构和结合能。 不是材料不够强，是你没把表面准备好。 2. 键合波（Bond Wave）才是决定质量的幕后主角 你知道晶圆贴合是怎么开始的吗？不是整个面同时“啪”地贴上，而是从一个点扩展开的“波”。 资料中展示了多个不同键合波传播的图像，揭示出几个关键结论： * 波速越快，越有利于降低颗粒污染造成的缺陷； * 不同图案的晶圆（Patterned vs Bare）波速不同； * 波动不均会带来扭曲（In-plane distortion, IPD），影响后续对准精度。 所以，控制键合波传播，是量产良率的决定性因素之一。 对准精度、残差应力、设备能力：混合键合量产的三大死穴 EVG并未止步于工艺原理，而是直接揭示了当前在大规模生产中遇到的三个核心挑战： ❶ Wafer-to-Wafer 对准精度 * 当前混合键合的对准需求已压缩到亚微米级（<0.5μm）； * SmartViewTM系统通过旋转、偏移、多点调节，实现亚50nm的误差补偿。 对准系统的极限，决定了先进封装的上限。 ❷ 键合残差补偿与设备能力 * 不同代际Chuck（夹具）会在键合后留下不同的残差应力图谱； * 新一代Chuck通过主动形变补偿，实现了残差的显著降低。 ❸ 晶圆变形不可控 * 键合过程中常见的“run-out”误差，在Fusion模式下能达到~1.2 μm（8寸边缘）； * EVG通过调整硬件曲率+结合仿真预测，进行预补偿控制。 面对挑战，行业正走向“数值模拟+机器学习”的双引擎路线 展示内容的最后，还提到了一个正在兴起的趋势： 设备开发正越来越依赖数值仿真与机器学习算法，成为应对工艺复杂性的关键路径。 用更通俗的方式讲： * 混合键合不再只是“工艺工程师的调参游戏”； * 而是“数据科学+制造控制”的交叉领域； * 谁能用仿真模型准确预测每一处变形，谁就能掌握先进封装的未来。 写在最后：混合键合，真的走到了“产业时刻” 曾几何时，混合键合还只是实验室里的技术demo；而今天，它已经是HBM、SoIC、μLED这些热门产品的幕后支撑。 EVG的这套技术内容告诉我们： 混合键合不是封装边角料，而是先进封装走向系统级架构不可或缺的一环。 它的每一次工艺突破、每一次精度提升，背后都是对“摩尔定律延续”的一次微小推动。 这不是科幻，这是现实。

随着摩尔定律逐步逼近极限，先进封装正成为半导体性能演进的核心变量。Fan-out Wafer Level Packaging（FOWLP，扇出型晶圆级封装）因其高I/O密度、优异散热与轻薄结构，迅速崛起为封装领域最具成长性的技术路径。Technavio预测，全球Fan-out WLP市场将从2024年的34.47亿美元增长至2029年的112.87亿美元，年复合增长率达26.8%，成为先进封装阵列中的绝对高增品类。 技术驱动力方面，高密度封装贡献了超八成市场增量，SiP系统级封装方案广泛导入5G、AI、车载等典型场景。Fan-out作为“无需基板、支持高I/O、高散热”的封装路径，正在从传统工艺延伸为系统设计范式的重要一环。 区域维度上，亚太地区贡献了77.9%的市场份额和74.7%的增量空间，中国大陆、台湾与韩国构建起“技术-产能-客户”闭环，成为全球Fan-out核心制造集群。台湾TSMC与ASE、韩国三星及中国的JCET，正通过平台化技术布局、客户协同能力与产线集成效率，持续扩大生态主导力。 挑战并未缺席。Fan-out面临的关键壁垒来自于量产良率控制与制造系统复杂性，特别是在PLP（Panel Level Packaging）方向，翘曲应力与工艺标准化问题仍制约放量节奏。同时，Chiplet、3D封装与TSV等替代结构正在高性能场景中形成并行竞争路径，对其中长期市场空间构成牵制。 应用结构方面，消费电子与汽车构成双增长极，前者以智能手机AP与射频模组为典型场景，后者则在车载摄像头、雷达与域控制器中快速放量。Fan-out封装正从“轻薄化”驱动转向“高可靠性”主导，市场重心随之迁移。 在技术形态上，高密度Fan-out占据市场86%的主导地位；200mm晶圆为主，Panel封装虽仅18.8%，但展现出显著放量潜力；Fan-out WLP成为主流技术形态，TSV与IPD则作为3D集成与射频补充方案存在。 行业结构方面，Fan-out市场呈现出“成长性+碎片化”并存特征，TSMC、ASE、Amkor等形成主导平台，具备高工艺门槛与强客户粘性。行业竞争正由技术领先转向系统交付能力的较量，平台型封装厂商通过并购、协同、设计联动构建生态壁垒。 最终，Fan-out不再是孤立的封装技术，而是先进系统设计、制造体系与全球供应链之间的协同界面。在这场后摩尔时代的封装竞赛中，唯有构建可规模化、可复制的封装平台，方可真正掌握芯片产业链的下一个主导权。

在EDA的战场上，一场新的战争已经打响。不是制程的竞速，不是AI的炒作，而是3DIC时代的来临——一场重构设计范式、工具体系、产业协作的变革。 在今年的DesignCon上，一场由Cadence提出的分享让我印象很深，它没有去聊AI的幻觉，也没有沉迷细节的炫技，而是从EDA的根基出发，直面行业即将到来的巨大变局。 这篇文章，我只想复盘这场重要的内容，结合自己在项目中的观察，把EDA在3D IC时代将面临的关键问题，逐一拆开来讲。 Moore's Law失效后的真实选择题：EDA不是边角料，而是破局者 过去几十年，半导体设计吃的是摩尔定律的红利。从28nm一路下探至5nm，EDA的主战场始终围绕SoC内部的逻辑实现展开。 但现在，一切都在发生根本性变化。 在那场分享中，有一个观点我特别认同： “光靠继续缩小制程尺寸，已经不是ASIC设计最经济和可行的路径。” 从成本、良率、功耗，到I/O瓶颈和封装复杂度，每一个节点的跃迁都变成了无法承受之重。 于是，行业的目光开始转向先进封装和系统级集成： “不再是把晶体管塞进一个die，而是把多个芯粒、多个die、多个substrate，通过系统工程的方式堆叠成一个整体。” 这不是摩尔定律的延续，而是它的替代路径。而EDA，也必须从逻辑层面的布图工具，升级为系统级整合的桥梁。 3D封装的“狂野西部”：EDA迎来复杂度爆炸 演讲中提到了一个特别精准的形容： “The Wild West of Semiconductor Packaging” 今天我们面临的封装形态，不是单一规范，而是一个野性生长的技术森林。几百种封装方式，从传统BGA到RDL、FOWLP、2.5D Interposer、3D HI（Hybrid Integration）…… 这对EDA来说，意味着什么？ 它早已不是画电路图这么简单，而是需要： * 理解封装材料的物理属性； * 驱动芯粒之间信号完整性建模； * 协同机械、热、电的多物理仿真； * 打通系统级规划与底层封装实现之间的反馈闭环。 换句话说，EDA必须进化成“芯片+封装+系统”的三维协同系统。 这不是“优化工具”，而是“重构角色”。 工具不是不够好，是“不够三维” 有一个点说得特别扎心：“现有工具缺乏三维系统感知能力（System-Aware）。” 听上去像是老问题，但现在已成“根问题”。 做一个3DIC系统，哪怕只是完成电源完整性建模、电热协同分析、芯粒之间互连设计……都需要调用大量工具——PCB设计、IC实现、封装验证、系统仿真，每个领域都是一套工具，每个工具一套数据结构。 而最大的问题，不是工具强不强，而是它们之间不说“同一种语言”。 设计人员花费大量时间在导出导入、文件转换、版本对齐……这些“非设计本身”的沟通成本上。 如果EDA不能打通流程，而只是堆功能，那3D系统复杂度的天花板，很快就会压垮项目团队。 从工具集到设计平台：EDA的转型范式 这场演讲中让我最大震撼的，是Cadence正在构建的那套新体系，不再强调工具性能，而是围绕“系统级设计能力”构建协同平台： * Integrity System Planner：规划芯粒、封装、主板之间的连接、功耗、热管理； * Allegro X 系列：支持互连桥、FOWLP、RDL等各种复杂封装结构； * Virtuoso + AWR：把模拟、RF、光子打通； * Clarity、Celsius、Voltus、Sigrity：把仿真从电源热，到信号完整性和EM统一整合； * JedAI平台：用AI能力和底层数据一致性连接整个工具栈。 这些，不是一次性解决方案，而是EDA对系统设计场景的回应。 写在最后：EDA，正在重塑它自己的定义 3DIC，不只是芯片设计的下一步，它本质上，是系统设计的起点。 未来EDA厂商不能再只做“工具商”，而是必须成为“系统设计生态的提供者”。 过去我们说EDA是让电路跑起来的工具；现在我们要说，EDA是让整个系统能实现的骨架结构。 这不仅仅是一次技术更新，而是EDA定义自己角色的一次重写。 “系统感知能力，才是未来EDA的底层竞争力。”

“算力的尽头，不是AI模型的极限，而是内存架构的瓶颈。” 2025年8月，Marvell 在 Hot Chips 上丢出了一颗“底层炸弹”——《A Revolution in Memory Architecture for the Data Center》。 不是新的大模型，不是又一个炫技的AI芯片，而是一个看似冷门却极其关键的方向：内存。SRAM、HBM、Die-to-Die（D2D），这些被忽视的“幕后角色”，正在重新定义数据中心的极限。 这场演讲有个醒目的副标题： Memory: Almost the Only Thing That Matters 当“几百亿参数”的AI模型在芯片上飙车的时候，真正决定你能开多快、能跑多远的，不是计算单元，而是它们能不能被喂饱。Marvell 正是在这个入口，开始了一场看似技术，实则商业的战争。 技术不性感，但真有料：Marvell 的三层架构革命 1️⃣ 底层密度革命：SRAM，不只是缓存 SRAM 在过去一直是“没被看见的英雄”——能放在芯片里，但太贵，密度低。Marvell 直接在 2nm 工艺上用自研 IP 干了件大事：把单位带宽下的面积降低 50%，待机功耗降低 66%，带宽提升 17 倍。 [图片] 更关键的是：Marvell 的 SRAM，是整个产品族的核心共享 IP——从 XPU 到交换芯片，从 DPU 到 NIC，全线统一，用极致密度做底座。 底层统一，才是系统级创新的真正开始。 而这一切背后，是他们对“Vmin”的精准控制：写入辅助、稳定性辅助、高 sigma 建模，以及行列冗余机制，让极低电压下也能稳定运行，从而直接压缩功耗与成本。 [图片] 2️⃣ 中层连接革命：D2D，让芯片内部不再“内耗” Die-to-Die 连接是芯片设计的“骨架”。Marvell 不满足于行业标准，而是打造了自己下一代 D2D IP，单通道 64Gbps 的双向带宽，比 UCIe 同类方案带宽密度高出 3 倍以上。 它能自动适应数据中心“突发流量”的特性，在节能与吞吐间做出最聪明的判断。 再加上他们对 BER（误码率）极限的控制，实测值远远低于 1E-30——这不只是性能，而是设计哲学：为超大规模部署而生。 [图片] D2D不是连接，而是芯片级组织力的革命。 3️⃣ 上层架构革命：HBM，不只是高带宽，而是平台重构 Marvell 把 HBM 从“外挂内存”变成了架构参与者。他们推出的 Custom HBM 架构，在底层用 D2D 替代 PHY 接口、在逻辑层集成了 RAS、QoS、Telemetry 功能，直接让 HBM 拥有了“芯片性格”。 [图片] 效果是什么？对比传统HBM方案： * 计算面积提升 70% * I/O功耗降低 75% * 支持逻辑层扩展和协议接入 这背后是个很少被讨论的逻辑：“芯片=计算+内存+通讯”，只重前者必然失衡。 Marvell 借助这个定制化HBM，直接突破了系统瓶颈，不只是“扩内存”，而是重构AI芯片的基本形态。 谁能看懂这场变革，谁就能定义下一代算力平台 Marvell 这场发布会，是一次“隐秘的豪赌”。 它没有讲模型，没有喊AI通用计算的口号，而是选择站在了最难、最深的那一层做突破——用基础设施，赌未来平台主导权。 如果你是芯片行业的从业者，这篇报告背后传递的，其实是一个更重要的信号： 不是所有的进步都在聚光灯下，有些革命，从位线开始。 AI 不会等人，而底层的延迟、功耗、带宽，是每一个工程师绕不过去的现实。那些把系统当整体优化、而非堆料的人，才是真正的“平台级玩家”。 写在最后：定义“下一代”的，从来不是热点，而是底座 我们见过太多“追热点”的芯片设计公司，拼参数、卷 FLOPS、比谁支持的模型更多。但今天你回头看，那些真正跑通了商业的架构，赢的从来不是峰值性能，而是系统级效率。 Marvell 没讲什么宏大叙事，但它在默默定义一个新的趋势： 系统设计的下一个护城河，不在计算，而在内存。

先进封装与光子集成的接缝处，才是摩尔定律之后真正的战场 在芯片制造的下半场，摩尔定律的脚步越来越慢，但需求却在飞速上涨：AI、5G、AR/VR、自动驾驶，每一个方向都在拉扯着性能极限。 在这个时候，“算力”不再只是某颗芯片有多强，而是多个芯片能否协同高效工作。而要让这些异构芯片彼此“听得懂、连得上、传得快”，光靠设计远远不够。 先进封装，特别是电光融合的封装方案，正成为性能跃升的关键路径。而其中最关键的一步——是“键合”。 一、Die-to-Wafer：为什么最不起眼的工艺，正在成为焦点？ 封装里的“键合”，长期被认为只是个“贴片”动作，但在今天的光子芯片集成趋势下，它变得至关重要。 尤其是 Die-to-Wafer（D2W）键合——将一个个功能芯粒精准贴合到目标晶圆上，成了现实可行且极具弹性的路径。 相比传统的 Wafer-to-Wafer 拼接方式，D2W 在三个方面具有结构性优势： * ✅ 能实现不同尺寸、不同材料芯粒的自由组合（InP、TFLN、Si、GaN、LiNO₃ 等材料） * ✅ 可以优先选择“已知良品”（Known Good Die）进行集成，提升成品率 * ✅ 支持更复杂的异构系统架构，是面向系统设计的天然利器 如今，D2W 已逐步成为光子芯片封装中解决尺寸与材料异构性问题的主流工艺路径。 二、不是“贴得牢”，而是“控得住”：键合技术真正的难点 键合的挑战，不是“能不能贴上”，而是“能不能精准、稳定、大批量地贴”。 而能决定D2W键合质量的，不只是工艺参数，而是一整套“组合拳”： * ✅ 融合键合（Fusion Bonding）：让不同材料在无中介层的情况下直接结合，适用于Si-SiO₂、InP-SiO₂等组合 * ✅ 激光释放层（IR Layer Release）：通过可控激光能量精准释放临时载体，做到“键合时稳、分离时净” * ✅ 高温稳定载体+低残留材料体系：支持700°C以上高温工艺，还能重复使用，保证经济性 比如EVG公开展示了用TFLN、InP等材料芯粒在SiO₂基底上实现100%转移良率与高质量融合的成果，验证了工艺的可靠性与量产潜力。 三、Co-D2W：让先进封装走向真正的“可量产化” 最早的D2W方案，往往停留在实验室阶段：精准但慢，灵活但不可控。而现在，一个更成熟的版本正在兴起——Co-D2W（Collective Die-to-Wafer）。 这是一种先将芯粒在中间载体上“预排布”，再整体转移到目标晶圆的流程。它的最大优势是： * 大幅提升并行度与产能（>1000 die/hour） * 支持±1μm以内贴合误差控制 * 配合激光释放层，可做到批量脱附、无损整合 * 多种材料平台同时兼容，真正满足“异构系统级封装”需求 相比传统逐颗贴装，Co-D2W 更像是在“批量结构精排”的基础上，实现了晶圆级别的一体化转移，大幅提高了贴合效率与精度控制能力。 四、你看到的是芯片，你没看到的是背后的“物理接口设计” 在系统级封装中，每一个连接界面，不只是物理搭接，更是性能瓶颈与信号丢失的源头。键合，承担的已经不只是结构连接，而是物理界面优化的系统工程。 这意味着，未来决定系统性能上限的，不是设计图纸，而是： * 键合界面能否做到“光电协同传输” * 工艺控制能否支持亚微米级别的一致性 * 临时载体能否在不干扰主功能的前提下反复使用 而这些，才是先进封装工艺厂商真正比拼的战场。 五、写在最后：封装的未来，是系统工程师的未来 光子芯片、2.5D/3D封装、混合键合，这些曾经属于论文里的词汇，今天正在成为量产线上的现实。而在这些术语背后，我们必须看到一个更本质的趋势： 芯片制造的未来，不在“设计多复杂”，而在“工艺多细致”。 而封装，不再是芯片完成后的“最后一公里”，而是系统架构设计的第一步。 技术的真正天花板，藏在最难被看见的“键合界面”里。

过去十年，先进封装技术一路高歌，成为撑起摩尔定律的关键补位手段。但当芯片封装愈加复杂、系统互连密度暴增、AI 算力需求翻倍时，材料，成了决定系统性能上限的新变量。 我们已经看到了硅中介层的极限，看到了有机材料的妥协。产业开始回头去看一个被忽视的老朋友——玻璃。 玻璃基板，正在从“小众技术”走向产业主舞台，被寄望于重构 Chiplet 封装、高带宽互连、光电集成的基础平台。英特尔、Corning、Absolics、DNP 等重量级玩家纷纷下注。 这一次，它不是概念，而是真正迈入工程验证和商业化前夜。 一、当封装走到拐点，材料就成了变量 封装不再是“后工艺”，而是芯片系统性能的第一战场。 尤其是 AI 的爆发，对 GPU-HBM 的带宽和能效提出前所未有的要求。高带宽内存继续进化，但连接 GPU 与 HBM 的封装互连，已成为系统性能瓶颈。 TSMC CoWoS、Intel EMIB 虽然代表了当前主流的硅中介层路径，但它们也暴露出高成本、封装尺寸限制、可靠性不足等问题。 于是，玻璃基板以一种近乎“折中”的理想状态进入视野： 比硅便宜，比有机材料稳定，比封装中介层更可扩展。 如果它真的能成立，那么玻璃不仅是材料选择，更是封装体系的根本性重构。 二、为什么是玻璃？三大逻辑撑起材料跃迁 从材料科学的角度来看，玻璃确实具备改变游戏规则的底层能力： 1）性能维度：电性能更优 * 高电阻率、低介电损耗，TGV（Through-Glass Via）插入损耗比 TSV 低 1–2 dB * 支持超高速信号传输：<2 ps 抖动、70 Gbps数据速率 * 更小串扰：介电常数更低，适合高密度封装 2）制造维度：结构化能力强 + 面板级扩展性 * 可通过激光、湿法、等离子体蚀刻等方法制备高深宽比 TGV * 支持 500mm 以上大面板加工，适合未来“系统级封装”（System on Panel）路线 * 优异的尺寸稳定性，适合高精度对位 3）系统整合维度：封装、嵌入、光电集成一体化 * 可直接嵌入芯片，构建 GPE（Glass Panel Embedding）架构 * 集成光波导、透镜、天线等光电器件，适合毫米波、光通信、AIP 等应用场景 三、不是空谈，是真正走到商业化前夜 这轮玻璃基板的热潮不是喊口号，而是真实的工程落地： ➤ 全球企业纷纷下注： * Intel：展示三层 build-up 的玻璃基板样品，面向 AI 加速器封装 * Absolics：在美建厂，目标 2025 实现玻璃基板小批量生产 * DNP：实现 2μm RDL + 高密度互连的玻璃中介层 * 3DGS：将光波导与 TGV、RDL 一体集成，打造光电封装平台 * Vitrion、Xiamen Sky-semi、Planoptik：实现 >10:1 的高深宽比 TGV，加工尺寸达 500mm 以上 ➤ 架构层面，GPE 成为突破口： * 芯片先嵌入玻璃腔体，RDL 后封装 * IO pitch 可缩小至 <20μm，die-to-die 间距压缩至 <100μm * 不依赖 TSV，真正实现 Chiplet 高密度集成与光电异构融合 四、技术好，不代表能量产——三大挑战仍在眼前 即便玻璃基板“听起来完美”，落地依旧充满现实问题： 1）制造良率：依然是首要“卡脖子点” * 激光钻孔 + 湿法蚀刻 TGV 制程复杂 * 电镀一致性难以保证，大尺寸面板中心和边缘镀层厚度不同 * TGV 金属化过程易出现空洞、脱层、微裂纹 2）可靠性挑战：CTE（热膨胀系数）失配依然危险 * 铜与玻璃膨胀系数差异大，热循环容易导致应力集中 * BGA 焊球疲劳失效几率上升，尤其在低 CTE 玻璃下更明显 3）系统集成与EDA支持：设计工具链尚不成熟 * 光波导、毫米波天线、滤波器在玻璃上的布线规则需重构 * EDA 工具对玻璃介质模型的支持不完善 * 封装热管理仍需新架构（热 vias、金属散热器、开窗设计） 五、这是一场材料路线的豪赌，也可能是一次历史机遇 玻璃基板并不是短期“降维打击”的新贵，它是半导体封装在进入 Chiplet 时代、系统集成时代、光电融合时代后的必然探索。 它不是取代硅，而是： 成为 Chiplet 互连 + 光电混合 + 高频通讯 + 热分区控制的最优底座之一。 如果你今天在做： * HPC / AI 封装架构 * 高速信号与光电互连设计 * 系统级封装（SoW、SoP） 那你，不能不关注玻璃基板的进展。 写在最后 材料跃迁，永远不是一场成本优化的算术题。 它往往意味着整条设计链、工艺链、供应链都要重构一次，并催生出一整代新的架构、工具与玩家。 而每一次这样的大迁移，都是技术力量重新洗牌的机会。